インタフェース仕様と制御回路

　制御回路は、ＣＰＵからの命令の解読とＶＩＰＣ３１０とのＩ／Ｏのタイミングの制御の役目を持つ。
　ここで、ＶＩＰＣ３１０とＩＰとのインタフェース仕様のうちで特にロータリエンコーダ・ボードの設計に重要なものを記す。

ｉ）物理インタフェース
　ＩＰの寸法と、コネクタピン番号を図４に示す。５０ピンコネクタはＡＭＰ社の１７３２７９−３である。

図４　ＩｎｄｕｓｔｒｙＰａｃｋのサイズとコネクタピン番号

ii）ソフトウェアインタフェース
　ＩＰが可能なデータ入出力のサイクルには、表１に示した８種類がある。それぞれのサイクルは４つのセレクト信号（ＩＯＳｅｌ＊，ＭｅｍＳｅｌ＊，ＩｎｔＳｅｌ＊，ＩＤＳｅｌ＊）とＲ／Ｗ＊、ＤＭＡｃｋ＊により決定される。

表１　Ｃｙｃｌｅ　Ｔｙｐｅｓ

Cycle Type	R/W*	IOSel*	MemSel*	IntSel*	IDSel*	MDAck*
Input	H	L	H	H	H	H
Output	L	L	H	H	H	H
Memory Read	H	H	L	H	H	H
Memory Write	L	H	L	H	H	H
Interrupt Ack	H	H	H	L	H	H
ID Read	H	H	H	H	L	H
IO-DMA	H/L	L	H	H	H	L
Memory-DMA	H/L	H	L	H	H	L

　すべてのサイクルで４つのセレクトサイクルのうちの１つだけａｃｔｉｖｅになる。１つのサイクルは、セレクト信号がａｃｔｉｖｅになってからＩＰがＡｃｋ＊を返すまでである。
　図５に、最短の場合のＩｎｐｕｔ、Ｏｕｔｐｕｔサイクルのタイミングチャートを示す。
　また、図６にタイミングの規定を示す。なお、図６中のＩＰ Ｃａｒｒｉｅｒは本研究ではＶＩＰＣ３１０の事を指す。

図５　Ｆａｓｔｅｓｔ　Ｉ／Ｏ　Ｃｙｃｌｅ

図６　ＩＰ　Ｄｅｔａｉｌｅｄ　Ｔｉｍｉｎｇ　Ｄｉａｇｒａｍ

　制御回路は、以上のような仕様を満たすように設計しなければならない。
　制御回路では、セレクト信号、アドレス、データなどをデコードしてＣＰＵからの命令を解読し、ＣＬＫと同期を取り、ロータリエンコーダ信号処理回路やタッチセンサ信号処理回路に必要な信号を送ったり、命令に応じたデータをＣＰＵ側に返したりする。ＩＰの大きさを考慮して、回路をＰＬＤで作製することにした。